---------------------------------------------------------------------------------- -- PROJETO FPGA PARA TODOS -- -- Varredura Assíncrona de Teclado Matricial - Testbench -- -- O testbench fará simulação do pressionamento dos botões '5', '9' e '*' como exemplos -- para testar o código. -- -- Para mais informações, acesse: 200.10.18.52/Portal -- ---------------------------------------------------------------------------------- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity tb_teclado is end entity tb_teclado; architecture teste of tb_teclado is -- signal resetn : std_logic; signal F, E, D, K, J, H, G : std_logic; signal TECLA : std_logic_vector (3 downto 0); begin UUT: entity work.teclado port map ( -- resetn F, E, D, K, J, H, G, TECLA ); -- Simulações de Controle: simulando: process begin F <= 'H'; E <= 'H'; D <= 'H'; K <= 'H'; J <= 'H'; H <= 'H'; G <= 'H'; -- Inicialmente o sistema eh resetado -- resetn <= '0'; -- resetn <='1'; -- -- wait for 50 ms; wait for 15ms; -- Simula o acionamento da tecla '5' -- (coluna E, linha J) E <= '0'; J <= '0'; wait for 100 ms; E <= 'H'; J <= 'H'; wait for 200 ms; -- Simula o acionamento da tecla '9' -- (coluna D, linha H) D <= '0'; H <= '0'; wait for 150 ms; D <= 'H'; H <= 'H'; -- Simula o acionamento da tecla '*' -- (coluna F, linha G) F <= '0'; G <= '0'; wait for 150 ms; F <= 'H'; G <= 'H'; wait for 25 ms; wait; end process simulando; end architecture teste;